以節能為核心的半導體任務
南韓目標是在 2035 年前，將 AI 運算效率從目前每瓦約 2 個 token 提升至 200 個，並為此啟動政府研究任務，邀集三星電子、SK 海力士及半導體設備製造商 Jusung Engineering 參與。這項計畫結合運算效能提升 8.8 倍與耗電量降低 11.4 倍，目標是讓每瓦運算輸出約增加 100 倍。
目錄
南韓科學技術資訊通信部 10 月 14 日在首爾成立 K Moonshot 半導體任務的營運委員會與技術委員會。政府、產業界、大學及研究機構的 20 多名專家參與其中，負責開發基礎技術，解決 AI 運算面臨的兩項相互關聯限制：資料傳輸耗能，以及處理器難以即時取得足夠資料。
半導體任務是 K Moonshot 12 項任務之一。這項計畫結合 AI 與科學技術，致力於應對國家挑戰；核心目標是打造以記憶體為核心的運算系統，而不是把記憶體視為獨立儲存空間，必須不斷向處理器傳送資訊。
科學技術資訊通信部已編列 250 億韓元，投入計畫啟動後一年內的關鍵項目。這是初期經費，並非涵蓋整個計畫至 2035 年的總預算。這項區別很重要，因為規劃中的工作涵蓋元件、製程、記憶體堆疊、封裝及完整運算平台。
「提升 100 倍」目標的實際意義
這項任務以每瓦 token 數衡量目標。Token 是許多生成式 AI 模型處理文字的單位，有時代表完整單字，有時則是單字的一部分。在此處，這項指標旨在呈現系統每消耗一瓦電力可完成多少 AI 運算。
目標的計算方式一致：8.8 乘以 11.4 等於 100.32。因此，在提升效能的同時降低所需電力，便能達到約 100 倍的提升。每瓦 token 數從 2 增至 200，也正好是 100 倍。
這些是研究目標，並非已完成晶片的實測成果。公告未說明將採用哪種 AI 模型、工作負載或運算配置來衡量成效，也未明確界定電力測量範圍是單一晶片還是更大型的系統。未來比較展示成果與起始基準時，這些選擇都很重要。
效率提高，不代表總用電量必然相應下降。如果 AI 工作量大幅增加，總耗電量仍可能上升。這項任務可量化的承諾，是讓每瓦電力完成更多運算，並分別設定效能與耗電量目標。
記憶體為何居於核心
科學技術資訊通信部指出，記憶體瓶頸與日益增加的耗電量，是運算的核心限制。在傳統運算中，處理器會反覆從記憶體讀取資料，再將結果送回。當處理器的運算速度快於資料傳送速度時，部分處理能力便無法充分利用。資料傳輸本身也會耗能。
以記憶體為核心的運算，旨在透過將運算置於記憶體內或靠近記憶體的位置，減輕這項負擔。目標不只是讓記憶體晶片更快，而是改變處理、儲存與資料傳輸彼此協作的方式。
這種做法將任務的兩項數值目標連結起來。減少資料傳輸延遲有助處理器完成更多工作，而縮短或避免資料傳輸則能降低能耗。計畫中的技術能否在所需規模下同時帶來這兩項效益，仍有待透過展示驗證。
科學技術資訊通信部的重點，也反映出 AI 正逐漸超越大型運算設施中的生成式模型應用。直接在裝置上運作的 AI 必須受限於電池與散熱條件；實體 AI，包括機器人，則必須兼顧即時運算與電力管理。公告未為這些應用另訂效能目標，但指出其發展是追求更高效能晶片的原因之一。
結合 DRAM 與 NAND 的記憶體堆疊
任務的關鍵項目之一，是規劃開發新型高頻寬記憶體（HBM），將以 DRAM 為基礎的記憶體元件 HBD，與以 NAND 快閃記憶體為基礎的元件 HBF 垂直堆疊。目標是結合 DRAM 的速度與 NAND 較大的儲存容量。
DRAM 可快速存取工作資料；NAND 快閃記憶體則能在不持續供電的情況下儲存資料。兩者用途不同，運作特性也各異，因此，要將兩者結合，遠比單純增加現有記憶體堆疊的層數複雜。
這項設計旨在因應一項需求：讓更多 AI 資料隨時可供存取，同時避免儲存裝置、記憶體與處理器之間的資料傳輸主導效能與能耗。垂直堆疊的構想，是以更精簡的配置整合這些功能。
公告未提供這項記憶體計畫的容量、頻寬、製造良率或商業上市目標，因此應視為研發方向，而非產品發布。其價值取決於不同記憶體技術能否順利協同運作，以及堆疊完成後在完整系統中的表現。
三階段邁向 2035 年
路線圖將開發工作分為三個階段，從極微型半導體元件，進展至堆疊晶片，再到整合平台，規劃如下：
- 10 月 14 日：科學技術資訊通信部在首爾成立營運委員會與技術委員會。
- 2026 至 2029 年：著重開發極精細的半導體元件與製程。
- 2030 至 2032 年：推進堆疊式半導體技術。
- 2033 至 2035 年：聚焦整合平台及系統層級展示。
- 2035 年：目標達到每瓦 200 個 token，起始基準約為 2 個。
不同報導對啟動年份的說法不一。一篇報導明確指出啟動日期為 2026 年 10 月 14 日，其他報導則只提到 10 月 14 日，未說明年份。因此，啟動日期應與路線圖分開看待，避免用不確定的年份，替所稱「明年」的經費指定日曆日期。
第一階段包括線寬低於 1 奈米的元件與製程技術。1 奈米是 10 億分之 1 公尺。公告提出了在極微小尺度進行研究的方向，但未明確說明目標所指的特徵尺寸，也未提供製造時程。
最後階段對這項任務的目標尤其重要。單一具潛力的元件或記憶體組件，本身不足以證明運算效率提升 100 倍。必須整合並共同測試這些技術，才能確認它們在可運作平台上的實際成效。
封裝納入運算計畫
科學技術資訊通信部也計畫開發先進封裝，整合玻璃基板、光通訊與運算晶片。封裝是連接並支撐晶片的結構，讓晶片能彼此傳輸資料並作為系統運作。在這項任務中，封裝本身也是研發技術的一環，而不只是晶片製造完成後的最後一道工序。
光通訊利用光傳遞資訊。將光通訊納入計畫，意味著元件之間的連結也將與元件及記憶體並列為研究方向。玻璃基板同樣是規劃中整合工作的部分，但公告未提供相關設計的規格或實測優勢。
這項更廣泛的策略反映科學技術資訊通信部所指出的產業轉變：競爭已從縮小單一晶片，延伸至整合元件、製程、記憶體、封裝與系統。如果其他組件仍限制資料傳輸或耗電量過高，單獨改善某個組件所帶來的效益可能有限。
因此，這項任務納入反映產業需求的整合展示。目標是測試各項進展能否在實用的運算條件下協同運作，而不只是單獨評估每項研究成果的效能。
研究工作由誰指導
半導體計畫主任金智英擔任營運委員會主席。參與者包括南韓科學技術資訊通信部、韓國研究財團、三星電子、SK 海力士及 Jusung Engineering，以及學界與研究領域專家。
營運委員會將制定並修訂研究計畫、審議重大執行事項並協調決策。另設的技術委員會將制定技術路線圖、規劃詳細項目、追蹤研究進度並管理目標。這樣的分工，將計畫方向與技術執行分開處理。
在啟動會議上，與會者討論核心技術優先順序、各階段目標、與現有半導體研究計畫的銜接，以及依產業需求規劃的展示工作。預計 Jusung Engineering 將參與元件與製程開發，為這個也有主要記憶體製造商參與的團隊帶來設備業者的觀點。
負責研發政策的科學技術資訊通信部官員金成洙表示，這項任務應串聯基礎研究與產業競爭力：
我們將整合產業界、學界與研究機構的力量，積極取得未來半導體的基礎技術，並透過 K-Moonshot 半導體任務，確保研究成果轉化為產業競爭力。
委員會成立確立了治理架構，但這本身並不代表所提技術已可投入量產，也不代表參與企業已承諾推出特定商業產品。
公共經費與後續決策
科學技術資訊通信部預期，公共投資將支援成本高昂且技術風險重大的技術，包括企業可能難以獨力出資的研究。大學、企業與研究機構將共同開發基礎技術，政府與產業界則透過研究計畫共同驗證技術。
250 億韓元的經費編列，為這項任務提供初期資金承諾。公告未提供至 2035 年的總預算、各參與者的經費分配，或企業配合投資的金額。這些資訊的缺漏，使外界難以判斷整體計畫的規模。
多項技術細節也尚未對外說明，包括每瓦 token 數的衡量基準、電力測量的確切範圍、DRAM 與 NAND 組合堆疊的規格，以及整合展示的驗收標準。這些都是實務決策，將決定能否持續以一致方式衡量進展，並與宣示的目標比較。
路線圖列出大致的開發時程，但未提供後續聽證、經費決策或產品發布的具體日期。接下來的實質工作將由各委員會負責：把任務轉化為詳細計畫、訂定可衡量的目標，並與現有計畫接軌。核心考驗在於，記憶體、元件與封裝領域的進展結合後，能否帶來承諾的效率提升。
重點整理
- 南韓目標在 2035 年前，將 AI 運算效率從每瓦約 2 個 token 提升至 200 個。
- 目標結合效能提升 8.8 倍與耗電量降低 11.4 倍。
- 三星電子、SK 海力士及 Jusung Engineering 將與政府、大學及研究機構共同參與。
- 規劃中的記憶體堆疊將結合以 DRAM 為基礎的 HBD 與以 NAND 為基礎的 HBF。
- 路線圖涵蓋 2026 至 2029 年的精細半導體技術、2030 至 2032 年的堆疊晶片，以及 2033 至 2035 年的整合平台。
- 科學技術資訊通信部已為初期關鍵項目編列 250 億韓元，但未公布至 2035 年的總預算。
- 衡量基準與商業上市日期尚未公布。
