AI封裝尺寸擴大，產能更加吃緊
台積電正擴大用於整合AI處理器與記憶體的技術，計畫推出可在2028年整合20個高頻寬記憶體元件的封裝平台，並於2029年推出支援24個元件的版本。這些目標顯示，人工智慧硬體競賽如今不只取決於製程微縮，也仰賴組裝更大型、更複雜的系統，以提升效能。
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台積電副總經理李秉傑於5月14日在新竹舉行的2026年台灣科技論壇上宣布，尺寸達5.5個光罩曝光視場的晶圓基板封裝（Chip on Wafer on Substrate，CoWoS）平台將於2026年量產。他表示，該技術的製造良率超過98%。光罩尺寸是以微影曝光視場的涵蓋面積為基準，讓業界得以描述這些日益大型的封裝規模。
這項擴產計畫是在董事長暨執行長魏哲家4月16日於法說會示警後提出。當時他表示，先進封裝產能仍非常吃緊。台積電預期2026年資本支出將接近520億至560億美元區間的上限，不過這筆支出也涵蓋晶片製造及其他投資，不只用於封裝。
這些進展凸顯，光是興建更多晶圓廠，無法解決所有產能瓶頸。輝達與超微（AMD）需要可用的處理器裸晶，也需要足夠產能將裸晶與記憶體連接起來。裸晶是含有晶片電路的獨立矽片。沒有合適的封裝，再先進的裸晶也無法成為完整的AI加速器。
產能問題也跨越國界。據台積電製造網絡相關報導，在亞利桑那州廠生產的晶片仍會運回台灣封裝。亞利桑那州規劃中的兩座封裝廠有望縮短這段運輸路程，但完工日期尚未公布。
封裝為何左右效能
數十年來，半導體進步的核心一直是在單一裸晶上放入更多電晶體。英特爾共同創辦人戈登・摩爾觀察到，電晶體數量大致每兩年就會倍增。電晶體微縮有助製造商提升運算效能與能源效率，但要維持這樣的進展，難度和成本都愈來愈高。
在當前AI熱潮之前，超微與英特爾已開始以多個裸晶取代大型單一處理器。不同功能可以採用不同製程，將昂貴的先進技術留給最能受惠的電路。較小的裸晶也可能改善生產經濟效益，因為瑕疵不必導致一整大片矽晶報廢。
對AI加速器而言，眼前目標往往是提升效能，而非單純降低製造成本。強大的運算電路需要持續取得資料。高頻寬記憶體（HBM）採用堆疊式記憶體裸晶，並透過大量連接快速傳輸資料。將記憶體放在處理器附近，有助避免運算資源因等待資料而閒置。
台積電北美封裝解決方案主管保羅・盧梭說明CoWoS如何解決這個問題：
光靠把記憶體放進運算晶片裡，根本無法滿足需求，充分發揮晶片效能。因此導入CoWoS後，我們就能以非常有效率的方式，把HBM記憶體放在運算晶片旁邊。
CoWoS被稱為2.5D封裝，因為處理器與記憶體元件並排置於額外的布線結構上，而非只透過傳統電路板連接。這種稱為中介層的結構，能在元件之間提供高密度連接。因此，封裝已成為處理器設計的一環，而不只是製造完成後才加上的保護外殼。
輝達與超微需要不同的組合
台積電於2012年推出2.5D封裝技術，之後持續推出新版本。據相關報導，輝達Blackwell GPU採用其最新一代CoWoS-L。據報導，輝達已預訂台積電大部分最先進的CoWoS產能，使其他客戶也關注能否取得這項特定技術。
從輝達H100到Blackwell的演進，說明即使製程節點沒有大幅變動，封裝仍然重要。H100採用台積電4奈米製程與CoWoS封裝，HBM由SK海力士供應。Blackwell則採用N4P製程與HBM3e記憶體，結合晶片設計、記憶體和整合方式的變化，而非只依賴電晶體微縮。
超微MI300採取另一種方式。它使用台積電5奈米與6奈米技術，先透過系統整合晶片（SoIC）進行垂直整合，再由CoWoS將整組晶片與HBM連接。這讓製造流程增加另一道先進封裝工序。
評估短缺時，這項差異至關重要。CoWoS與SoIC用途不同，擴充其中一項，不會自動解除另一項的瓶頸。客戶需要的也不只是籠統的封裝產能，而是相應世代與封裝尺寸的產能。
需求不只反映在晶片訂單上，也延伸至實際部署的運算設施。鴻海與輝達宣布規劃興建台灣超級電腦叢集，投資金額14億美元，目標於2026年上半年啟用。該計畫導入Blackwell GB300，顯示加速器供應會牽動更大型的基礎設施時程；不過，這項宣布本身並未證實設施已啟用。
快速擴產仍未解除短缺
盧梭表示，CoWoS產能年複合成長率達80%。台積電營運暨先進技術工程副總經理田志文在5月論壇上預估，CoWoS與SoIC產能到2027年前每年將成長逾80%。這些數字描述的是擴產速度，並不代表需求已獲得全面滿足。
先前的估計顯示，擴產規模相當可觀。CoWoS月產能估計在2023年為1.5萬片，預測到2024年底增至4.5萬至5萬片，相當於2023年水準的3倍至約3.3倍。同一報導預估，2025年底產能約為5萬片。
SoIC月產能估計則從2023年底的2,000片，增至預估2024年底的5,000至6,000片，並於2025年底達到1萬片。這些數字是當時的預測，並非經確認的實際產量，也不應直接視為已出貨加速器的數量。
當時的報導指出，輝達與超微已預訂2024及2025年的CoWoS與SoIC產能。如今更能證明產能壓力仍在的訊息，是魏哲家於2026年4月表示，儘管產能持續擴大，先進封裝仍然吃緊。
台積電已將舊晶圓廠改作封裝用途，並在台灣加速兩座新封裝廠的建置。台積電2025年年報承諾，未來幾年將在台灣數個地點進一步投資先進封裝設施。年報列出CoWoS、InFO、SoIC及緊密通用光子引擎（COUPE）等正在開發的整合技術。
台灣仍是製造流程的核心
台積電在海外擴充晶圓產能，目前尚未形成完整的先進AI晶片在地製造鏈。台積電封裝網絡相關報導指出，在亞利桑那州製造的晶片仍須運往台灣封裝。規劃中的亞利桑那州封裝廠將補足目前缺少的能力，而非複製已在當地成熟運作的服務。
TechSearch International封裝研究員揚・瓦達曼表示，若在亞利桑那州晶圓廠附近進行封裝，就能避免晶片在亞洲與美國之間來回運送，縮短周轉時間。台積電尚未公布這些封裝廠的完工時間，因此相關效益何時開始，目前無法確定。
晶圓擴產時程則較為明確。台積電在4月法說會逐字稿中表示，台南一座新3奈米廠將於2027年上半年開始量產。亞利桑那州第二座晶圓廠排定於2027年下半年投產，日本第二座晶圓廠則預定於2028年投產。
台積電也正將台南5奈米設備轉作支援3奈米生產，並在N7、N5與N3製程之間彈性調度產能。這些措施能增加晶圓產出，但完成的AI硬體仍需要相應的封裝與記憶體供應。因此，各生產階段都能按相容時程擴產，是交付可用產品的關鍵。
封裝尺寸愈大，工程挑戰愈高
下一代CoWoS平台將嘗試在單一封裝中連接更多運算晶片與記憶體。李秉傑表示，2028年平台將達14個光罩尺寸，整合20個HBM元件；支援24個元件的版本則規劃於2029年推出。這些都是開發目標，並非客戶目前已能取得的產能。
良率是重要指標，因為它反映產品有多少比例符合規格。李秉傑所述的5.5個光罩尺寸CoWoS技術良率超過98%。報導也指出，英特爾EMIB-T良率約為90%，三星2奈米製程良率則介於50%至60%。這些數字不能直接用來排名，因為它們涉及不同技術，而且三星的數字指的是電晶體製造，而非封裝。
魏哲家指出，大型封裝面臨機械應力、翹曲與散熱限制等挑戰。翹曲是指封裝組件彎離預定形狀，可能使精密連接更難維持。散熱限制則關乎系統運作時會產生多少熱，以及能否可靠地將熱量排出。
台積電也正在開發基板上面板封裝（CoPoS）。魏哲家表示，公司已建置試產線，預期幾年後開始量產。他也明確指出，在4月法說會當時，大型CoWoS封裝仍是主要供應方案。試產線可讓公司在投入大規模商業生產前測試製造方法。
垂直堆疊帶來另一條路徑，但時程仍有變數
垂直整合將概念再往前推進，把裸晶堆疊在彼此上方。台積電將其技術稱為SoIC，英特爾則採用曾被討論的Foveros Direct方案。縮短連接距離可讓緊密相連的元件運作得更像單一晶片，不過堆疊也讓散熱與組裝變得更困難。
不同報導對SoIC產品的時程說法不一。盧梭表示，採用這項技術的產品可能還要幾年才會問世；然而，先前有關超微MI300的報導已指出，SoIC是其製造流程的一環。因此，前述概括說法不應被視為SoIC首次商業應用的日期。它可能指的是即將推出的應用，但具體範圍並未說明。
三星、SK海力士與美光等記憶體製造商，已在自家HBM製程中採用垂直堆疊。這與運算裸晶的堆疊不同，儘管兩者都仰賴先進組裝與精密連接。
另一項發展是混合鍵合技術，可用緊密接合的銅焊墊取代突出的凸塊。瓦達曼說明這種技術在電氣效能上的優勢：
我們可以採用焊墊對焊墊的連接方式，取代凸塊，兩者幾乎沒有距離，因此能提升電力效能。
目標是在小面積內配置更多連接點，同時縮短訊號傳輸距離。即使不完全仰賴新的電晶體製程，這也提供了改善資料傳輸的另一種方式。
英特爾、封裝夥伴與設備供應商也扮演要角
英特爾採用另一種名為嵌入式多晶片互連橋接（EMIB）的整合方案。與CoWoS所述的完整中介層不同，這種技術會在元件需要互相傳輸資料的位置設置小型矽橋。英特爾晶圓代工服務主管馬克・加德納表示，這種方式具備成本優勢。
英特爾的封裝客戶包括亞馬遜與思科。加德納表示，公司自2022年起便為客戶提供封裝服務。另有報導指出，英特爾計畫在伊隆・馬斯克提議於德州興建的Terafab，為SpaceX、xAI及特斯拉封裝客製晶片。這些計畫應與已投入運作的產能或已完成交付區分開來。
與此同時，台積電擴大內部封裝作業，也仰賴稱為半導體封裝與測試（OSAT）的外包業者。魏哲家證實，產能吃緊使公司必須與這些夥伴合作。據報導，部分封裝工序已交由日月光投控與安靠負責；日月光預期2026年先進封裝營收將成長一倍。
設備供應商也受到同一波投資週期影響。應用材料執行長蓋瑞・迪克森在8月一份聲明中表示，當年封裝營收預期成長逾70%。相關報導未指出是哪一個年度，因此不應將這項數字當作已確認的2026年預測。
這些進展顯示，台積電增加內部封裝作業，不代表專業封裝公司就會失去市場。當需求超出產能時，晶圓代工廠、合作夥伴與設備供應商都可能受惠於同一波擴產。
接下來值得關注的投產日期
台積電公布的財務結果，可為這波投資提供背景。2025年營收達1,224.2億美元，以美元計算年增35.9%。7奈米以下先進製程占晶圓營收74%，高於2024年的69%，增加5個百分點。這些數字是公司營運與晶圓業務的數據，並非封裝營收的獨立衡量指標。
年報指出，2奈米技術於2025年第四季進入高量產階段。台積電預期N2P與A16於2026年下半年量產，顯示電晶體技術持續發展之際，封裝產能也同步擴張。目前公布的時程如下：
- 2026年4月16日：台積電確認先進封裝產能吃緊，資本支出將接近520億至560億美元區間上限。
- 2026年5月14日：高層宣布5.5個光罩尺寸CoWoS將於2026年量產，並說明更大型平台的未來規劃。
- 2026年下半年：N2P與A16預定進入量產。
- 2027年：台南新3奈米廠預定於上半年投產，亞利桑那州新廠則預定於下半年投產。
- 2028年：日本第二座晶圓廠，以及支援20個HBM元件的14個光罩尺寸CoWoS平台，預定投產。
- 2029年：計畫推出支援24個HBM元件的CoWoS版本。
目前仍未公布的是亞利桑那州封裝廠的完工日期，以及CoPoS確切的商業量產時程。更大型CoWoS平台的目標，也未說明哪些客戶會取得產能或實際供應量。台積電面臨的挑戰，是將快速擴產轉化為各必要階段都足夠的產出，同時確保日益大型的封裝組件維持可靠。
重點整理
- 台積電表示，儘管快速擴產，先進封裝產能仍然吃緊。
- 台積電5.5個光罩尺寸CoWoS平台預定於2026年量產，據報導良率超過98%。
- 更大型CoWoS平台目標於2028年支援20個HBM元件，並於2029年支援24個。
- 亞利桑那州晶圓生產仍須仰賴台灣封裝；兩座規劃中的美國封裝廠完工日期尚未公布。
- 輝達採用CoWoS，超微MI300則結合SoIC垂直整合與CoWoS。
- 台積電2026年資本支出預期接近520億至560億美元區間上限，涵蓋多項製造投資。
- 隨著封裝成為AI硬體供應瓶頸，英特爾、日月光、安靠及設備供應商的重要性日益增加。
